Inicio > Ciencia y Tecnología > Máster de Formación Permanente Multinacional en Microelectrónica

2.ª Edición - Código 25811240

Array ( [CODIGO] => 25811240 [EDICION] => 2 [SITUACION] => Aprobado [SITUACION_BIS] => Iniciado [MATRICULA] => 7500 [MATRICULA_2] => 0 [MATRICULA_3] => 0 [HORAS] => 60.00 [FECHA_INICIO] => 15/09/2025 [FECHA_FIN] => 11/07/2026 [LUGAR] => ETSE [NOMBRE_EMPRESA_ORGANIZADOR] => Escola Tècnica Superior d'Enginyeria (ETSE-UV) [FECHA_FIN_PREINSCRIPCION] => 18/07/2025 [AREA] => 8 [NOMBRE_EMPRESA_PATROCINADO] => [NOMBRE_EMPRESA_COLABORADOR] => Analog Devices, S.L.U / Bosch Security Systems S.A.U.. Madrid / Cátedra PERTE Chip en Semiconductores. Universitat de València - Estudi General / MaxLinear Hispania, S.L. / ams OSRAM [OBSERVACIONES_PREINSCRIPCION] => [TIPO_DOCENCIA] => Presencial [TIPO_DOCENCIA_1] => 1 [TIPO_DOCENCIA_2] => Presencial [AULA_VIRTUAL_ADEIT] => 0 [TIPO_CURSO] => Postgrado [TIPO_CURSO_1] => Título Propio de Pos [DIRECCION_URL] => [AÑO_CURSO] => 37 [URL_VIDEO] => [URL_FACEBOOK] => [URL_TWITTER] => [META_TITLE] => [META_DESCRIPTION] => [META_KEYWORDS] => chip design, tecnología electrónica, industria global, disseny de xips, tecnologia electrònica, indústria global, chip design, electronic technology, global industry [DIRECCION_CURSO_CORTO] => microelectronica [GESTOR_NOMBRE] => Victoria Silvia [GESTOR_APELLIDOS] => Fernández-Getino Hermano [GESTOR_EMAIL] => victoria.fernandez@fundacions.uv.es [ADMINISTRATIVO_NOMBRE] => David [ADMINISTRATIVO_APELLIDOS] => Siles [ADMINISTRATIVO_EMAIL] => david.siles@fundacions.uv.es [ES_INTERNO] => 1 [EMAIL_EXTERNO] => formacion@adeituv.es [PREINSCRIPCION_WEB] => 0 [URL_AULA_VIRTUAL] => [OFERTADO_OTRO] => 0 [ID_CURSO_OFERTADO] => 0 [DESCRIPCION_OFERTADO] => [TELEFONO_EXTERNO] => 96 160 3000 [MATRICULA_PDTE_APROBACION] => 0 [ID_IDIOMA] => 4 [PUBLICAR_WEB] => 1 [PLAN_MICROCREDS] => 0 [area_curs] => Ciencia y Tecnología [NOMBRE_CURSO] => Máster de Formación Permanente Multinacional en Microelectrónica [TITULACION] => Máster de Formación Permanente [HORARIO] => Tardes y sábado [REQUISITOS_TITULACION] => Los perfiles de ingreso recomendado se corresponderán a los perfiles formativos de los siguientes planes de estudio a nivel de grado: Ingeniería Electrónica de Telecomunicación, Ingeniería en Tecnologías y Servicios de Telecomunicación, Ingeniería de Tecnologías de Telecomunicación, Ingeniería Electrónica Industrial, Ingeniería Electrónica y Automática Industrial, Ingenieria Electrónica Industrial y Automática, Informática Industrial y Robótica, Ingeniería Informática, o grados, nacionales o extranjeros, con una alta afinidad a los aquí enumerados. También podrían considerarse graduados en: Ingeniería de la Energía, Ingeniería Aeroespacial, Ingeniería Telemática, Ingeniería Robótica, Ingeniería Física, o títulos afines. En menor medida, podrían considerarse perfiles científicos tradicionales como Grado en Física, Grado en Matemáticas o Grado en Ciencia de Datos. Se permitirá el acceso al estudiantado que le falte menos de un 10% de los créditos para terminar los estudios de grado, de forma condicionada a que se aprueben durante el mismo curso académico. Respecto al perfil personal del estudiante que mejor se adapta, corresponde a personas que quieran profundizar con rigor en los conocimientos y las habilidades que se requieren para especializarse en las áreas descritas para la orientación profesional. Así deberían tener una afinidad con la microelectrónica como motor en amplios sectores socioeconómicos, y en especial, como contribución esencial en sectores estratégicos industriales. [REQUISITOS_OTROS] => [ARG_VENTA] => En los últimos tiempos, las empresas del sector de la microelectrónica y los semiconductores han visto como sus ofertas de trabajo quedaban frecuentemente vacantes por falta de personas con la formación demandada para puestos tan específicos. Por tanto, el objetivo fundamental de este Máster es ofrecer al ecosistema VaSiC perfiles profesionales con las competencias necesarias para ser directamente incorporados en sus plantillas. [ARG_VENTA2] => [AÑO_CURSO_DESC] => Curso 2025/2026 [MODALIDAD_EVALUACION] => El centro responsable del Máster de Formación Permanente Multinacional en Microelectrónica es la Escola Tècnica Superior d'Enginyeria (ETSE), y se impartirá de forma presencial, en castellano, en horario de tardes y sábado. Se articulará un programa de becas financiado por la Cátedra PERTE Chip para sufragar las matrículas de los/as estudiantes de este título. Este Máster propio se desarrolla en 60 ECTS, entre los que se incluyen 6 de prácticas en empresa y 9 de TFM, todos ellos a desarrollar en proyectos en empresas de VaSiC. La primera mitad del máster consistirá en cinco asignaturas fundamentales, de 6 ECTS cada una, donde se presentarán contenidos de Dispositivos electrónicos y fotónicos, Diseño CMOS analógico, Diseño CMOS digital, Test y verificación y Sistemas embebidos. Estos contenidos serán impartidos principalmente por profesorado de la ETSE. En la segunda parte, junto con las PdE y el TFM, el alumnado podrá elegir entre tres itinerarios: Diseño microelectrónico avanzado analógico y mixto, Diseño digital avanzado y Sistemas-en-Chip (SoC). Para ello, se podrán elegir cinco asignautas optativas de 3 ECTS cada una entre nueve posibles, y una de Seminarios. Estas asiganturas serán impartidas en su práctica totalidad por profesorado especialista de las empresas de VaSiC. Todas las asignaturas, tanto las fundamentales como las optativas, incluirán contenidos teóricos y contenidos prácticos. El alumnado dispondrá de ordenadores adecuados con las herramientas utilizadas en el estándar industrial para el desarrollo y análisis de los sistemas que se propongan: Cadence, Synopsys, desarrollo ARM, Matlab... También dispondrán del instrumental necesario para el test y caracterización de los dispositivos que se estudien. Se prevén prácticas en sala blanca. [MODALIDAD_EVALUACION2] => [OBSERVACION_MATRICULA_1] => Precio general. Matrícula sufragada por la Cátedra PERTE Chip [OBSERVACION_MATRICULA_2] => [OBSERVACION_MATRICULA_3] => [SALIDA_PROFESIONAL] => Las salidas profesionales previstas están estrechamente vinculadas a los perfiles más demandados en este ámbito, entre los que se podrían destacar: Diseñadores de sistema (arquitectura del chip, partición Hw/Sw, algorítmica, DSP...); desarrolladores de flujo de diseño digital; diseñadores de procesadores y memorias embebidas; diseñadores analógicos; diseñadores RF y MMIC; ingenieros de diseño físico (P&R); diseñadores de dispositivos (layout); ingenieros de estándares; ingenieros de firmware; ingenieros de software; ingenieros de test; ingenieros de calidad y fiabilidad; ingenieros de packaging (chiplet...); diseñadores de sensores y MEMS; tecnólogos; diseñadores de dispositivos optoelectrónicos; dieñadores de PCBs; ... [CRITERIO_ADMISION] => Como criterios generales, la dirección del Máster utilizará los siguientes aspectos para valorar las solicitudes de los alumnos: - Titulación (teniendo en cuenta la afinidad del mismo con los contenidos del Máster). - Expediente académico. - Currículum vitae (valorando los cursos recibidos, los méritos de investigación y la experiencia profesional, relacionados con los contenidos del Máster). En el caso de que la demanda de estudiantes sea superior a la oferta y sea necesaria una selección de los estudiantes, ésta será realizada de acuerdo a criterios científicos y académicos basados en la siguiente tabla de ponderación: Formación de partida y título con el que se accede al Máster (los Graduados en Ingeniería Electrónica de Telecomunicación y los Graduados en Ingeniería Electrónica Industrial obtienen la máxima puntuación) 30 % Calificación media del expediente de la titulación de acceso.40 % Currículum vitae presentado (con justificación documental de méritos alegados). Si se considera conveniente se podrá realizar una entrevista personal sobre los méritos alegados y la prioridad frente a otros masters 30 % [CRITERIO_ADMISION2] => [CRITERIO_ADMISION3] => [FORMACION_APRENDIZAJE] => Se identifican los siguientes: -Diseñar circuitos integrados digitales, analógicos y mixtos. -Diseñar y programar sistemas integrados en chip (SoC). -Utilizar sensores electroópticos en tecnologías CMOS e híbridas. -Diseñar, depurar y programar sistemas integrados multiprocesador complejos. -Generar middleware y software de sistemas integrados adaptados a su arquitectura. -Diseñar, programar y validar circuitos y sistemas integrados de aplicación específica. -Verificar y testear circuitos integrados utilizando diferentes tecnologías y herramientas. -Diseñar circuitos integrados monolíticos de alta frecuencia (MMIC). -Capacidad de realizar el diseño físico, optimización y caracterización de materiales semiconductores y dispositivos para aplicaciones microelectrónicas integradas. -Diseñar sensores, transductores y circuitos de interfaz y acondicionamiento con tecnologías MEMs y otras adecuadas para la hibridación con CMOS. -Analizar aspectos metodológicos y aspectos de ensamblaje y encapsulado de sistemas electrónicos y fotónicos. -Considerar competencias de proceso adecuadas en entornos de fabricación, testeo, ensamblaje y encapsulado donde se materialicen los diseños en las diferentes tecnologías contempladas. -Monitorizar y realizar controles de calidad de los diferentes procesos de una secuencia de fabricación de semiconductores a través de distintos tipos de metrología (medidas eléctricas, ópticas, optoelectrónicas, etc.). -Gestionar y participar en procesos de calidad, fiabilidad y certificación. [FORMACION_APRENDIZAJE2] => [FORMACION_APRENDIZAJE3] => [ANO_CURSO_DESC] => Curso 2025/2026 [programa] => Array ( [0] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 2 [NOMBRE_MATERIA] => Dispositivos Electrónicos y fotónicos [NOMBRE_MATERIA_VAL] => Dispositius Electrònics i fotònics [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (36 horas) Tema 1. Fundamentos de Electrónica y Física de Semiconductores (6 horas). 1.1. Teoría de bandas y estructura cristalina. 1.2. Materiales semiconductores: propiedades ópticas y eléctricas. 1.3. La unión PN. Tema 2. Dispositivos electrónicos (12 horas). 2.1. Diodos. 2.2. Transistor BJT. 2.3. Transistor MOS. Tema 3. Dispositivos fotónicos (6 horas). 4.1. Fotodetectores. 4.2. Diodo LED y láser. 4.3. Dispositivos ópticos integrados. Tema 4. Tecnología microelectrónica (12 horas). 4.1. Crecimiento cristalino y depósito de capas delgadas. 4.2. Recubrimiento de obleas: oxidación, implantación iónica y difusión. 4.3. Litografía óptica. 4.4. Definición de patrones por ataque químico y plasma. LABORATORIO (24 horas) 1. Simulación y caracterización del diodo (3 horas). 2. Simulación y caracterización transistor BJT (3 horas). 3. Simulación y caracterización del transistor MOSFET (3 horas). 4. Implementación de un amplificador/conmutador (3 horas). 5. Caracterización dispositivos optoelectrónicos (6 horas). 6. Práctica/demo 1 sala gris (3 horas). 7. Práctica/demo 2 sala gris (3 horas). [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (36 hores) Tema 1. Fonaments d'Electrònica i Física de Semiconductors (6 hores). 1.1. Teoria de bandes i estructura cristal·lina. 1.2. Materials semiconductors: propietats òptiques i elèctriques. 1.3. La unió PN. Tema 2. Dispositius electrònics (12 hores). 2.1. Díodes. 2.2. Transistor BJT. 2.3. Transistor MOS. Tema 3. Dispositius fotònics (6 hores). 4.1. Fotodetectores. 4.2. Díode LED i làser. 4.3. Dispositius òptics integrats. Tema 4. Tecnologia microelectrònica (12 hores). 4.1. Creixement cristal·lí i depòsit de capes primes. 4.2. Recobriment d'oblies: oxidació, implantació iònica i difusió. 4.3. Litografia òptica. 4.4. Definició de patrons per atac químic i plasma. LABORATORI (24 hores) 1. Simulació i caracterització del díode (3 hores). 2. Simulació i caracterització transistor BJT (3 hores). 3. Simulació i caracterització del transistor MOSFET (3 hores). 4. Implementació d'un amplificador/commutador (3 hores). 5. Caracterització dispositius optoelectrònics (6 hores). 6. Pràctica/demo 1 sala grisa (3 hores). 7. Pràctica/demo 2 sala grisa (3 hores). [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 1 ) [1] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 14 [NOMBRE_MATERIA] => Diseño CMOS analógico [NOMBRE_MATERIA_VAL] => Disseny CMOS analògic [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (30h) 1. Introducción al diseño microelectrónico analógico 2. Diseño CMOS 3. Amplificadores CMOS monoetapa 4. Amplificadores CMOS diferenciales 5. Bloques básicos de diseño y circuitos de acondicionamiento 6. Amplificador operacional LABORATORIO (30h) 1. Introducción. Caracterización de transistores MOS. 2. Fuentes y espejos de corriente 3. Amplificadores monoetapa 4. Amplificadores diferenciales 5. Amplificador diferencial. Análisis preliminar. 6. Análisis paramétricos 7. Optimización y casos límite ("corners") 8. "Layout". Posicionado e interconexión. 9. Verificación del layout. DRC. LVS. 10. Extracción de parámetros. QRC. Xstream. [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (30h) 1. Introducció al disseny microelectrónico analògic 2. Disseny CMOS 3. Amplificadors CMOS monoetapa 4. Amplificadors CMOS diferencials 5. Blocs bàsics de disseny i circuits de condicionament 6. Amplificador operacional LABORATORI (30h) 1. Introducció. Caracterització de transistors MOS. 2. Fuentes i espills de corrent 3. Amplificadors monoetapa 4. Amplificadors diferencials 5. Amplificador diferencial. Anàlisi preliminar. 6. Anàlisis paramètriques 7. Optimització i casos límit ("corners") 8. "Layout". Posicionat i interconnexió. 9. Verificació del layout. DRC. LVS. 10. Extracció de paràmetres. QRC. Xstream. [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 2 ) [2] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 1 [NOMBRE_MATERIA] => Diseño CMOS digital [NOMBRE_MATERIA_VAL] => Disseny CMOS digital [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Los contenidos de la teoría se han distribuido en 8 temas y un total de 3 ECTS. TEORIA Tema 1: El transistor MOS en conmutación. En este tema se estudian las características eléctricas básicas del transistor trabajando en conmutación. Se estudia la puerta básica inversora y Schmitt-Trigger. Tema 2: Puertas básicas CMOS y bloques combinacionales. Puertas NAND, NOR, XOR. Niveles de ruido. Decodificadores, codificadores, multiplexores, comparadores. Tema 3: Circuitos secuenciales CMOS. Latch y flip-flop. Registros de desplazamiento, contadores y otros bloques combinacionales. Máquinas de estados. Tema 4: Temporización. Estudio de los tiempos que intervienen en el camino de datos y en el reloj. Tema 5: Flujo de diseño, descripción y simulación de circuitos. Flujo de diseño. Introducción a los lenguajes de descripción hardware. Introducción a Verilog para modelado y síntesis. Simulación funcional. Tema 6: Síntesis y simulación a nivel de puertas. Herramientas para la síntesis automática. Análisis estático de tiempos. Simulación a nivel de puertas. Tema 7: Implementación. Librería general de celdas estándar. Planificación del chip. Emplazado de componentes. Rutado. Síntesis del árbol del reloj. Herramientas para la implementación automática. Tema 8: Terminación del chip y anillo de entrada/salida. Anillo IO. PADs del fabricante para IO. Aspectos finales en el acabado del chip. LABORATORIO El laboratorio supone un total de 3 ECTS distribuidos en 10 prácticas de 0,3 ECTS cada una. Práctica 1: El Inversor CMOS. En esta primera sesión se realiza un tutorial para la creación de un inversor CMOS, a partir de transistores de la librería gpdk045. Se realiza el esquema, simulación de transitorios y DC, layout a partir del esquema. Posteriormente se realiza una verificación de las reglas de diseño DRC, comprobación layout vs schematics, extracción de capacidades y resistencias parásitas y simulación post-layout. Práctica 2: Puertas lógicas CMOS. En esta sesión se propone la realización de diversas [DESCRIPCION2] => puertas lógicas básicas CMOS, a partir de transistores de la librería gpdk045 de Cadence. Se realiza el esquema de una puerta NAND CMOS, simulación de transitorios, layout, verificación DRC, comprobación LVS, extracción de capacidades y resistencias parásitas y simulación post-layout. El diseño de resto de puertas, se propone que se realice a partir de lo aprendido con la puerta NAND. Práctica 3: Módulos combinacionales. En esta sesión se propone la realización de módulos combinacionales básicos: multiplexores y sumadores, a partir de transistores. Después se propondrá la ampliación de estos a partir de las de celdas de la librería estándar gsclib045. Práctica 4: Biestables y módulos secuenciales. En esta sesión se propone la realización de un biestable D sensible a flanco, a partir de transistores e inversores de la librería de celdas. Se simula su comportamiento y se muestra una metodología para determinar el tiempo de establecimiento del biestable. Finalmente se propone la creación de un contador asíncrono, con biestables y puertas NOT de librería. En este último diseño, se propone que se cree el layout. Práctica 5: Temporización. En esta quinta sesión se propone la creación de un contador binario módulo 8, basado en biestables D y lógica de excitación, junto con el análisis de su temporización: frecuencia máxima, etc. Para ello se crea un banco de pruebas y así verificar los cálculos teóricos. Finalmente se propone el layout del contador y se realiza una simulación post-layout, mostrando el cambio de la frecuencia de funcionamiento. Adicionalmente se proponen diseños alternativos, como un contador uno-activo, que mejora la frecuencia de funcionamiento. Práctica 6: Descripción y simulación con Verilog. En esta sesión se describe en Verilog un circuito digital simple y se realiza una simulación funcional usando diferentes técnicas y herramientas desde textuales a formas de onda. Práctica 7: Síntesis y simulación a nivel de puertas. En esta sesión se sintetiza un circuito descrito en [DESCRIPCION3] => Verilog y se analizan los resultados de temporización estática obtenidos. Se realiza una simulación a nivel de puertas extrayendo las propiedades temporales del circuito sintetizado. Práctica 8: Implementación. En esta sesión se implementa de principio a fin un circuito digital, se analizan los tiempos estáticos obtenidos y se comparan con los de la síntesis. Se analiza el layout y chip generado. Para el desarrollo de las prácticas se precisa de un laboratorio con ordenadores y las herramientas necesarias de Cadence de diseño de circuitos integrados (virtuoso, Layout, Assura, Spectre, Xcelium, Xmsim, Genus, Innovus, etc) [DESCRIPCION1_VAL] => Els continguts de la teoria s'han distribuït en 8 temes i un total de 3 ECTS. TEORIA Tema 1: El transistor MOS en commutació. En aquest tema s'estudien les característiques elèctriques bàsiques del transistor treballant en commutació. S'estudia la porta bàsica inversora i Schmitt-Trigger. Tema 2: Portes bàsiques CMOS i blocs combinacionals. Portes NAND, NOR, XOR. Nivells de soroll. Descodificadors, codificadors, multiplexors, comparadors. Tema 3: Circuits seqüencials CMOS. Latch i flip-flop. Registres de desplaçament, comptadors i altres blocs combinacionals. Màquines d'estats. Tema 4: Temporització. Estudi dels temps que intervenen en el camí de dades i en el rellotge. Tema 5: Flux de disseny, descripció i simulació de circuits. Flux de disseny. Introducció als llenguatges de descripció maquinari. Introducció a Verilog per a modelatge i síntesi. Simulació funcional. Tema 6: Síntesi i simulació a nivell de portes. Eines per a la síntesi automàtica. Anàlisi estàtica de temps. Simulació a nivell de portes. Tema 7: Implementació. Llibreria general de cel·les estàndard. Planificació del xip. Emplaçat de components. Rutado. Síntesi de l'arbre del rellotge. Eines per a la implementació automàtica. Tema 8: Terminació del xip i anell d'entrada/eixida. Anell IO. PADs del fabricant per a IO. Aspectes finals en l'acabat del xip. LABORATORI El laboratori suposa un total de 3 ECTS distribuïts en 10 pràctiques de 0,3 ECTS cadascuna. Pràctica 1: L'Inversor CMOS. En aquesta primera sessió es realitza un tutorial per a la creació d'un inversor CMOS, a partir de transistors de la llibreria gpdk045. Es realitza l'esquema, simulació de transitoris i DC, layout a partir de l'esquema. Posteriorment es realitza una verificació de les regles de disseny DRC, comprovació layout vs schematics, extracció de capacitats i resistències paràsites i simulació post-layout. Pràctica 2: Portes lògiques CMOS. En aquesta sessió es proposa la realización [DESCRIPCION2_VAL] => de diverses portes lògiques bàsiques CMOS, a partir de transistors de la llibreria gpdk045 de Cadence. Es realitza l'esquema d'una porta NAND CMOS, simulació de transitoris, layout, verificació DRC, comprovació LVS, extracció de capacitats i resistències paràsites i simulació post-layout. El disseny de resta de portes, es proposa que es realitze a partir de l'aprés amb la porta NAND. Pràctica 3: Mòduls combinacionals. En aquesta sessió es proposa la realització de mòduls combinacionals bàsics: multiplexors i sumadors, a partir de transistors. Després es proposarà l'ampliació d'aquests a partir de les de cel·les de la llibreria estàndard gsclib045. Pràctica 4: Biestables i mòduls seqüencials. En aquesta sessió es proposa la realització d'un biestable D sensible a flanc, a partir de transistors i inversors de la llibreria de cel·les. Se simula el seu comportament i es mostra una metodologia per a determinar el temps d'establiment del biestable. Finalment es proposa la creació d'un comptador asíncron, amb biestables i portes NOT de llibreria. En aquest últim disseny, es proposa que es cree el layout. Pràctica 5: Temporització. En aquesta cinquena sessió es proposa la creació d'un comptador binari mòdul 8, basat en biestables D i lògica d'excitació, juntament amb l'anàlisi de la seua temporització: freqüència màxima, etc. Per a això es crea un banc de proves i així verificar els càlculs teòrics. Finalment es proposa el layout del comptador i es realitza una simulació post-layout, mostrant el canvi de la freqüència de funcionament. Addicionalment es proposen dissenys alternatius, com un comptador un-actiu, que millora la freqüència de funcionament. Pràctica 6: Descripció i simulació amb Verilog. En aquesta sessió es descriu en Verilog un circuit digital simple i es realitza una simulació funcional usant diferents tècniques i eines des de textuals a formes d'ona. Pràctica 7: Síntesi i simulació a nivell de portes. En aquesta sesió es sintetitza un circuit en Verilog [DESCRIPCION3_VAL] => i s'analitzen els resultats de temporització estàtica obtinguts. Es realitza una simulació a nivell de portes extraient les propietats temporals del circuit sintetitzat. Pràctica 8: Implementació. En aquesta sessió s'implementa de principi a fi un circuit digital, s'analitzen els temps estàtics obtinguts i es comparen amb els de la síntesi. S'analitza el layout i xip generat. Per al desenvolupament de les pràctiques es precisa d'un laboratori amb ordinadors i les eines necessàries de Cadence de disseny de circuits integrats (virtuós, Layout, Assura, Spectre, Xcelium, Xmsim, Genus, Innovus, etc) [ORDEN] => 3 ) [3] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 9 [NOMBRE_MATERIA] => Test y verificación [NOMBRE_MATERIA_VAL] => Test i verificació [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Bloque I Test (15h) Teoría (6 h) Introducción Tipos de errores Tipos de tests Hardware Instrumentación Análisis de resultados Prácticas (9h) 1. Latch up en transistores / Caracterización térmica 2. Automatización de medidas 3. Análisis de datos (R/Matlab) Bloque II Verificación digital (45h) Introducción a Verificación Digital (6 h) Verificación Digital (DV): contexto dentro del flujo de diseño de un chip. Objetivos. Métricas de verificación. Coverage. Metodología de trabajo: vPlan, regresiones, bug reporting y bug tracking. Tests dirigidos, tests randomizados, inyección de errores, stress. Breve introducción a otras disciplinas en DV: verificación formal, emulación, DMS y AMS. Testeando el test. SystemVerilog para DV (9 h) Verilog y SystemVerilog. Interfaces. Conectando DUT y testbench. Glue logic. Tipos de datos. Clases y relación entre las clases, patrones de software. Tareas y funciones. Randomización y constraints. Estrategias de generación de estímulos. Hilos y comunicación entre procesos. Eventos, semáforos, mailboxes. Assertions. Definición de covergroups y coverpoints. Cross coverage. Sampling. Breve introducción a DPI. Ejemplos basados en casos reales. Introducción a UVM (15 h) Conceptos básicos de UVM (Universal Verification Methodology). Qué es una librería, un framework y por qué usarlo. Modularización y reusabilidad. Tipos de componentes: monitor, driver, agente, environment, scoreboard, testcase. Arquitectura del testbench. Interacciones entre los componentes: llamadas y agregación. Transacciones, secuencias y uso de puertos. Representación de registros. RAL. Prácticas (15 h) Práctica 1: vPlan. Verificación de un DUT con SystemVerilog y clases. Familiarización con las principales herramientas: compilador, simulador, visor de gráficas. Práctica 2 (*2 sesiones): verificación de un DUT con UVM. Generación de un testbench con todos los componentes. Generación de testcases dirigidos. Práctica 3: randomización y assertions con UVM. Generación de testcases [DESCRIPCION2] => randomizados. Constraints. Regresiones. Práctica 4: Coverage. Creación de covergroups y sampleo. Análisis de métricas. Familiarización con las herramientas de recolección de coverage y análisis de métricas. Consecución de 100% de functional coverage y code coverage. [DESCRIPCION3] => [DESCRIPCION1_VAL] => Bloc I Test (15h) Teoria (6 h) Introducció Tipus d'errors Tipus de tests Maquinari Instrumentació Anàlisi de resultats Pràctiques (9h) 1. Latch up en transistors / Caracterització tèrmica 2. Automatització de mesures 3. Anàlisi de dades (R/Matlab) Bloc II Verificació digital (45h) Introducció a Verificació Digital (6 h) Verificació Digital (DV): context dins del flux de disseny d'un xip. Objectius. Mètriques de verificació. Coverage. Metodologia de treball: vPlan, regressions, bug reporting i bug tracking. Tests dirigits, tests randomizados, injecció d'errors, stress. Breu introducció a altres disciplines en DV: verificació formal, emulació, DMS i AMS. Testant el test. SystemVerilog per a DV (9 h) Verilog i SystemVerilog. Interfícies. Connectant DUT i testbench. Glue logic. Tipus de dades. Classes i relació entre les classes, patrons de programari. Tasques i funcions. Randomización i constraints. Estratègies de generació d'estímuls. Fils i comunicació entre processos. Esdeveniments, semàfors, mailboxes. Assertions. Definició de covergroups i coverpoints. Cross coverage. Sampling. Breu introducció a DPI. Exemples basats en casos reals. Introducció a UVM (15 h) Conceptes bàsics de UVM (Universal Verification Methodology). Què és una llibreria, un framework i per què usar-ho. Modularización i reusabilidad. Tipus de components: monitor, driver, agent, environment, scoreboard, testcase. Arquitectura del testbench. Interaccions entre els components: crides i agregació. Transaccions, seqüències i ús de ports. Representació de registres. RAL. Pràctiques (15 h) Pràctica 1: vPlan. Verificació d'un DUT amb SystemVerilog i classes. Familiarització amb les principals eines: compilador, simulador, visor de gràfiques. Pràctica 2 (2 sessions): verificació d'un DUT amb UVM. Generació d'un testbench amb tots els components. Generació de testcases dirigits. Pràctica 3: randomización i assertions amb UVM. Generació de testcases [DESCRIPCION2_VAL] => randomizados. Constraints. Regressions. Pràctica 4: Coverage. Creació de covergroups i sampleo. Anàlisi de mètriques. Familiarització amb les eines de recol·lecció de coverage i anàlisi de mètriques. Consecució de 100% de functional coverage i code coverage. [DESCRIPCION3_VAL] => [ORDEN] => 4 ) [4] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 13 [NOMBRE_MATERIA] => Sistemas embebidos [NOMBRE_MATERIA_VAL] => Sistemes embeguts [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (30h) Tema 1: Introducción al diseño de sistemas embebidos. Tema 2: Arquitectura de los sistemas embebidos. Tema 3: Comunicación procesador con lógica programable. Tema 4: Creación periféricos usuario. Tema 5: Entorno de desarrollo software. Tema 6: Desarrollo y depuración software. Tema 7: Revisión del diseño de sistemas embebidos en tiempo real. Tema 8: Arquitectura avanzada de un sistema embebido. Tema 9: Depuración del sistema embebido (HW/SW) utilizando Logic Analyzer. Tema 10: Interfaces de memoria en un sistema embebido. Tema 11: Manejo de interrupciones en sistemas en tiempo real. Tema 12: Estudio de baja latencia y alto ancho de banda. Tema 13: Configuración del procesador y creación de un Bootloader del sistema. Tema 14: Estudio del profiling y de la optimización de rendimiento de un sistema embebido. LABORATORIO (30h) Laboratorio 1: Diseño hardware de un sistema embebido básico. Laboratorio 2: Añadiendo IPs en la lógica programable. Laboratorio 3: Creando y añadiendo periféricos propios. Laboratorio 4: Escribiendo aplicaciones software básicas. Laboratorio 5: Depuración de software utilizando SDK. Laboratorio 6: Creación de un sistema embebido completo. Laboratorio 7: Depuración software/hardware usando Logic Analyzer. Laboratorio 8: Extendiendo el espacio de memoria con BRAM. Laboratorio 9: Acceso directo a memoria utilizando CDMA. Laboratorio 10: Creación de un Bootloader del sistema embebido. Laboratorio 11: Profiling y optimización de rendimiento en sistemas embebidos. [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (30h) Tema 1: Introducció al disseny de sistemes embeguts. Tema 2: Arquitectura dels sistemes embeguts. Tema 3: Comunicació processador amb lògica programable. Tema 4: Creació perifèrics usuari. Tema 5: Entorn de desenvolupament programari. Tema 6: Desenvolupament i depuració programari. Tema 7: Revisió del disseny de sistemes embeguts en temps real. Tema 8: Arquitectura avançada d'un sistema embegut. Tema 9: Depuració del sistema embegut (HW/SW) utilitzant Logic Analyzer. Tema 10: Interfícies de memòria en un sistema embegut. Tema 11: Maneig d'interrupcions en sistemes en temps real. Tema 12: Estudi de baixa latència i alta amplada de banda. Tema 13: Configuració del processador i creació d'un Bootloader del sistema. Tema 14: Estudi del profiling i de l'optimització de rendiment d'un sistema embegut. LABORATORI (30h) Laboratori 1: Dissenye maquinari d'un sistema embegut bàsic. Laboratori 2: Afegint IPs en la lògica programable. Laboratori 3: Creant i afegint perifèrics propis. Laboratori 4: Escrivint aplicacions programari bàsiques. Laboratori 5: Depuració de programari utilitzant SDK. Laboratori 6: Creació d'un sistema embegut complet. Laboratori 7: Depuració programari/maquinari usant Logic Analyzer. Laboratori 8: Estenent l'espai de memòria amb BRAM. Laboratori 9: Accés directe a memòria utilitzant CDMA. Laboratori 10: Creació d'un Bootloader del sistema embegut. Laboratori 11: Profiling i optimització de rendiment en sistemes embeguts. [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 5 ) [5] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 5 [NOMBRE_MATERIA] => Prácticas en empresa [NOMBRE_MATERIA_VAL] => Pràctiques en empresa [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Los contenidos de la materia serán diferentes dependiendo de la práctica concreta que se deba llevar a cabo. A continuación se relacionan de modo genérico las posibles actividades que pueden realizarse durante las prácticas externas: - Diseño microelectrónico analógico o mixto - Diseño microelectrónico digital - Test y verificación - Sistemas embebidos. Software y hardware - Diseño de layout - Diseño de sistemas electrónicos - Procesado digital de señal en sistemas VLSI [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => Els continguts de la matèria seran diferents depenent de la pràctica concreta que s'haja de dur a terme. A continuació es relacionen de manera genèrica les possibles activitats que poden #realitzar durant les pràctiques externes: - Disseny microelectrónico analògic o mixt - Disseny microelectrónico digital - Test i verificació - Sistemes embeguts. Programari i maquinari - Disseny de layout - Disseny de sistemes electrònics - Processament digital de senyal en sistemes VLSI [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 6 ) [6] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 11 [NOMBRE_MATERIA] => Trabajo FIn de Máster [NOMBRE_MATERIA_VAL] => Treball Fi de Màster [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Los contenidos del Trabajo Fin de Master serán diferentes dependiendo de los objetivos concretos del proyecto a realizar. Pueden ser objeto de tema de Trabajo Fin de Master todos aquellos que sean propios de los estudios del Master. En particular, se podrán proyectar toda clase de sistemas y dispositivos microelectrónicos por cuantos procedimientos permita realizar la ingeniería actual. También podrá ser objeto del Trabajo Fin de Master los trabajos de investigación y desarrollo, y el modelado teórico o numérico de los dispositivos, circuitos o sistemas microelectrónicos. Se podrán considerar asimismo como temas de Trabajo Fin de Master los estudios relacionados con los contenidos de la Titulación y relativos a equipos, fábricas, instalaciones, servicios o su planificación, gestión o explotación. Por tanto los contenidos de la materia serán diferentes dependiendo del trabajo fin de máster concreto que se haya seleccionado por el alumno. [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => Els continguts del Treball Fi de Màster seran diferents depenent dels objectius concrets del projecte a realitzar. Poden ser objecte de tema de Treball Fi de Màster tots aquells que siguen propis dels estudis del Màster. En particular, es podran projectar tota classe de sistemes i dispositius microelectrónicos per quants procediments permeta realitzar l'enginyeria actual. També podrà ser objecte del Treball Fi de Màster els treballs de recerca i desenvolupament, i el modelatge teòric o numèric dels dispositius, circuits o sistemes microelectrónicos. Es podran considerar així mateix com a temes de Treball Fi de Màster els estudis relacionats amb els continguts de la Titulació i relatius a equips, fàbriques, instal·lacions, serveis o la seua planificació, gestió o explotació. Per tant els continguts de la matèria seran diferents depenent del treball fi de màster concret que s'haja seleccionat per l'alumne. [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 7 ) [7] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 4 [NOMBRE_MATERIA] => Seminarios [NOMBRE_MATERIA_VAL] => Seminaris [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Aunque la lista de seminarios será dinámica, se proponen, en esta primera edición, los siguientes títulos: Fully Integrated Frequency Synthesizers: PLLs for Modern Wireless Communications Systems WiFi7 Physical layer transceiver design. An overview Clock Distribution for Modern RF ICs: an overview SW/HW codesign: FW architectures and development process during System On Chip design Digital verification: practical use case Business aspects in IC design Verification, Medical applications Industrial applications,Measurements. [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => Encara que la llista de seminaris serà dinàmica, es proposen, en aquesta primera edició, els següents títols: Fully Integrated Frequency Synthesizers: PLLs for Modern Wireless Communications Systems WiFi7 Physical layer transceiver design. An overview Clock Distribution for Modern RF ICs: an overview SW/HW codesign: FW architectures and development process during System On Chip design Digital verification: practical use case Business aspects in IC design Verification, Medical applications Industrial applications,Measurements. [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 8 ) [8] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 6 [NOMBRE_MATERIA] => Diseño microelectrónico analógico avanzado (A1) [NOMBRE_MATERIA_VAL] => Disseny microelectrónico analògic avançat (A1) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (12h) 1. Revisión de estructuras básicas de circuitos 2. Técnicas de control aplicadas en diseño microelectrónico analógico 3. Ruido 4. Técnicas de layout 5. Ejemplos prácticos de proyectos: referencias de voltaje 6. Ejemplos prácticos de proyectos: reguladores de voltaje LABORATORIO 18h) 1. Proyecto practico I: Diseño y layout de una referencia de voltaje (parte 1/3) 2. Proyecto practico I: Diseño y layout de una referencia de voltaje (parte 2/3) 3. Proyecto practico I: Diseño y layout de una referencia de voltaje (parte 3/3) 4. Proyecto practico II: Diseño y layout de un regulador de voltaje (parte 1/3) 5. Proyecto practico II: Diseño y layout de un regulador de voltaje (parte 2/3) 6. Proyecto practico II: Diseño y layout de un regulador de voltaje (parte 3/3) [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (12h) 1. Revisió d'estructures bàsiques de circuits 2. Tècniques de control aplicades en disseny microelectrónico analògic 3. Soroll 4. Tècniques de layout 5. Exemples pràctics de projectes: referències de voltatge 6. Exemples pràctics de projectes: reguladors de voltatge LABORATORI (18h) 1. Projecte practique I: Disseny i layout d'una referència de voltatge (part 1/3) 2. Projecte practique I: Disseny i layout d'una referència de voltatge (part 2/3) 3. Projecte practique I: Disseny i layout d'una referència de voltatge (part 3/3) 4. Projecte practique II: Disseny i layout d'un regulador de voltatge (part 1/3) 5. Projecte practique II: Disseny i layout d'un regulador de voltatge (part 2/3) 6. Projecte practique II: Disseny i layout d'un regulador de voltatge (part 3/3) [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 9 ) [9] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 8 [NOMBRE_MATERIA] => Diseño de componentes de radiofrecuencia y microondas integrados (A2) [NOMBRE_MATERIA_VAL] => Disseny de components de radiofreqüència i microones integrats (A2) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (20h) 1.Introduction a sistemas de comunicación. 2.Componentes para desarrollo de bloques de radio frecuencia. -Extensión modelos RF -Mecanismos de degradación y releability -Líneas de transmisión integradas -encapsulado -Bobinas integradas y extensión de RF de componentes pasivos 3. Diseño amplificadores RF. -Introducción parámetros S -Criterios estabilidad -Topologías y amplificadores ganancia programable. 4.. Amplificadores de bajo ruido -topologías -técnicas cancelación ruido 5.Amplificadores de Potencia -topologías -mecanismos de degradación, SOA y electro migración 6.Mezcladores: -activos vs pasivos -técnicas mejora linealidad 7.Osciladores -osciladores de anillo. -osciladores LC . -Osciladores Colpits . -Osciladores controlados digitalmente LABORATORIO (10h) P1. Diseño y simulación líneas de transmisión en inductancias P3. Selección punto de polarización de un transistor y Layout P4. Diseño Amplificador bajo ruido P5. Diseño y simulación de un Mezclador. P5. Diseño y Simulación de un VCO [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (20h) 1.Introduction a sistemes de comunicació. 2.Components per a desenvolupament de blocs de ràdio freqüència. -Extensió models RF -Mecanismes de degradació i releability -Línies de transmissió integrades -encapsulat -Bobines integrades i extensió de RF de components passius 3. Disseny amplificadors RF. -Introducció paràmetres #S -Criteris estabilitat -Topologies i amplificadors guany programable. 4.. Amplificadors de baix soroll -topologies -tècniques cancel·lació soroll 5.Amplificadors de Potència -topologies -mecanismes de degradació, SOA i electro migració 6.Mescladors: -actius vs passius -tècniques millora linealitat 7.Oscil·ladors -oscil·ladors d'anell. -oscil·ladors LC . -Oscil·ladors Colpits . -Oscil·ladors controlats digitalment. LABORATORI (10h) P1. Disseny i simulació línies de transmissió en inductàncies P3. Selecció punt de polarització d'un transistor i Layout P4. Disseny Amplificador baix soroll P5. Disseny i simulació d'un Mesclador. P5. Disseny i Simulació d'un VCO [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 10 ) [10] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 16 [NOMBRE_MATERIA] => Diseño de sistemas microelectrónicos (A3) [NOMBRE_MATERIA_VAL] => Disseny de sistemes microelectrónicos (A3) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA Tema 1: Circuitos de capacidades conmutadas (4h) Tema 2: Técnicas de compensación de offset, ruido de baja frecuencia y desapareamiento (4h) Tema 3: Convertidores de Nyquist (4h) Tema 4: Convertidores de sobremuestreo (4h) Tema 5: Sensores de temperatura integrados. (4h) Tema 6: Frontends para sensores capacitivos, resistivos o inductivos (4h) LABORATORIO Práctica 1: técnicas de simulación de circuitos en tiempo discreto (1.5h) Práctica 2: modelado de comportamiento de moduladores sigma-delta (1.5h) Práctica 3: diseño y simulación de circuitos SC para convertidores Sigma-Delta (1.5h) Práctica 4: diseño y simulación de un sensor de temperatura (1.5h) [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA Tema 1: Circuits de capacitats commutades (4h) Tema 2: Tècniques de compensació d'offset, soroll de baixa freqüència i desapareamiento (4h) Tema 3: Convertidors de Nyquist (4h) Tema 4: Convertidors de sobremuestreo (4h) Tema 5: Sensors de temperatura integrats. (4h) Tema 6: Frontends per a sensors capacitius, resistivos o inductius (4h) LABORATORI Pràctica 1: tècniques de simulació de circuits en temps discret (1.5h) Pràctica 2: modelatge de comportament de moduladors sigma-delta (1.5h) Pràctica 3: disseny i simulació de circuits SC per a convertidors Sigma-Delta (1.5h) Pràctica 4: disseny i simulació d'un sensor de temperatura (1.5h) [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 11 ) [11] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 7 [NOMBRE_MATERIA] => Diseño microelectrónico digital avanzado (D1) [NOMBRE_MATERIA_VAL] => Disseny microelectrónico digital avançat (D1) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (15h) Diseño Digital con System Verilog (8h) Codificación de diseños para síntesis. (2h) Codificación de Máquinas de Estado Finitas. (1h) Generación, procesado y distribución de relojes y resets (1.5h) Sincronización de datos entre dominios de reloj y dominios de reset (1.5h) Diseño de Bajo Consumo con UPF. Clock Gating, Power Gating, DVFS. (2h) Implementación Digital VLSI (7h) Introducción al Flujo de Implementación Digital (0.5h) Biblioteca de Celdas Digitales en Procesos de Fabricación Avanzados (0.5) Definición de Restricciones Temporales (1h) Síntesis (1h) Diseño para Test (1h) Emplazamiento y Rutado (1h) Análisis Temporal Estático (1h) Análisis de Consumo (1h) LABORATORIO (15h) Proyecto practico 1: Diseño RTL (Verilog) (7h) Codificación de diseños para síntesis Codificación de Máquinas de Estado Finitas Generación, procesado y distribución de relojes y resets Sincronización de datos entre dominios de reloj y dominios de reset Proyecto practico 2: implementación (6h) Síntesis Diseño para Test Emplazamiento y Rutado Proyecto practico 3: análisis (2h) Análisis Temporal Estático Análisis de Consumo [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (15h) Disseny Digital amb System Verilog (8h) Codificació de dissenys per a síntesis. (2h) Codificació de Màquines d'Estat Finites. (1h) Generació, processament i distribució de rellotges i resets (1.5h) Sincronització de dades entre dominis de rellotge i dominis de reset (1.5h) Disseny de Baix Consum amb #UPF. Clock Gating, Power Gating, DVFS. (2h) Implementació Digital VLSI (7h) Introducció al Flux d'Implementació Digital (0.5h) Biblioteca de Cel·les Digitals en Processos de Fabricació Avançats (0.5) Definició de Restriccions Temporals (1h) Síntesis (1h) Disseny per a Test (1h) Emplaçament i Rutado (1h) Anàlisi Temporal Estàtica (1h) Anàlisi de Consum (1h) LABORATORI (15h) Projecte practique 1: Disseny RTL (Verilog) (7h) Codificació de dissenys per a síntesis Codificació de Màquines d'Estat Finites Generació, processament i distribució de rellotges i resets Sincronització de dades entre dominis de rellotge i dominis de reset Projecte practique 2: implementació (6h) Síntesi Disseny per a Test Emplaçament i Rutado Projecte practique 3: anàlisi (2h) Anàlisi Temporal Estàtica Anàlisi de Consum [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 12 ) [12] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 17 [NOMBRE_MATERIA] => Procesado digital de señal en diseños VLSI (D2) [NOMBRE_MATERIA_VAL] => Processament digital de senyal en dissenys VLSI (D2) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (18h) Tema 1: Introducción a funciones principales de un sistema de comunicaciones Tema 2: Adquisición de datos Tema 3: Cuantificación Tema 4: Filtros, interpoladores/diezmadores Tema 5: Modulación/Demodulación Tema 6: Optimización de Velocidad, Área y Consumo LABORATORIO (12h) Laboratorio 1: Arquitectura de un filtro FIR Laboratorio 2: Implementación de un filtro FIR Laboratorio 3: Simulación de un filtro FIR [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (18h) Tema 1: Introducció a funcions principals d'un sistema de comunicacions Tema 2: Adquisició de dades Tema 3: Quantificació Tema 4: Filtres, interpoladors/diezmadores Tema 5: Modulació/Demodulación Tema 6: Optimització de Velocitat, Àrea i Consum LABORATORI (12h) Laboratori 1: Arquitectura d'un filtre FIR Laboratori 2: Implementació d'un filtre FIR Laboratori 3: Simulació d'un filtre FIR [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 13 ) [13] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 18 [NOMBRE_MATERIA] => Sistemas digitales integrados. MCU embebidos (D3) [NOMBRE_MATERIA_VAL] => Sistemes digitals integrats. MCU embeguts (D3) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORÍA (18h) -Tema 1: Introducción (2h) - Diferencias entre uC/Cpu/Core - Principales fabricantes de CPU del mercado - Profundizar en la introducción del ARM M4-Cortex como Core de Referencia para el curso -Tema 2: Cortex-M4 core (4h) - Características del core - Modelo de memoria - Registros de proposito general - Stacks - Niveles de acceso y modos de programación - Excepciones - Vector table - Fault handling - Instrumentation Trace Macrocell (ITM) - AHB Access Port (AHB-AP) - Bus Matrix -Tema 3: Perifericos del ARM M4-Cortex (4h) - Nested Vectored Interrupt Controller (NVIC) - System Controll Block - System timer - Memory Protection Unit (MPU) - Floating-point unit -Tema 4: Herramientas para programar un ARM M4-Cortex (3h) - Proceso de compilacion - Toolchain - Makefile - Startup file - Linker script -Tema 5: Integración de una CPU en diferentes microcontroladores (2h) - ARM M4 por stm32f4 y texas - ARM M0 por rasberry pico y stm32m0 - Otros ejemplos... -Tema 6: Interaccion del ARM M4-Cortex con los masters y esclavos del Stm32F4 (3h) - Arquitectura del sistem de un Stm32F4 - Organizacion de la memoria - Mapa de memoria LABORATORIO (12h) -LAB1: Interacción con los registros de proposito general y de las configuraciones basicas -LAB2: Cambios de contexto para Irq y Excepciones Vs Interacción funciones caller/callee -LAB3: Creación de un Scheduler -LAB4: Creación Startup file + linker script -LAB5: Migrar todo lo realizado hasta ahora a la toolchain creando un makefile -LAB6: Analisis de consumo de memoria [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (18h) -Tema 1: Introducció (2h) - Diferencies entre uC/Cpu/Core - Principals fabricants de CPU del mercat - Aprofundir en la introducció del ARM M4-Cortex com Core de Referència per al curs -Tema 2: Cortex-M4 core (4h) - Característiques del core - Model de memòria - Registres de proposito general - Stacks - Nivells d'accés i maneres de programació - Excepcions - Vector table - Fault handling - Instrumentation Trace Macrocell (ITM) - AHB Access Port (AHB-#AP) - Bus Matrix -Tema 3: Perifericos del ARM M4-Cortex (4h) - Nested Vectored Interrupt Controller (NVIC) - System Controll Block - System timer - Memory Protection Unit (MPU) - Floating-point unit -Tema 4: Eines per a programar un ARM M4-Cortex (3h) - Procés de compilacion - Toolchain - Makefile - Startup file - Linker script -Tema 5: Integració d'una #CPU en diferents microcontroladors (2h) - ARM M4 per stm32f4 i texas - ARM M0 per rasberry pic i stm32m0 - Altres exemples... -Tema 6: Interaccion del ARM M4-Cortex amb els màsters i esclaus del Stm32F4 (3h) - Arquitectura del sistem d'un Stm32F4 - Organizacion de la memòria - Mapa de memòria LABORATORI (12h) -LAB1: Interacció amb els registres de proposito general i de les configuracions basicas -LAB2: Canvis de context per a Irq i Excepcions Vs Interacció funciones caller/callee -LAB3: Creació d'un Scheduler -LAB4: Creació Startup file + linker script -LAB5: Migrar tot el realitzat fins ara a la toolchain creant un makefile -LAB6: Analisis de consum de memòria [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 14 ) [14] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 10 [NOMBRE_MATERIA] => Ingeniería de software para sistemas embebidos (S1) [NOMBRE_MATERIA_VAL] => Enginyeria de programari per a sistemes embeguts (S1) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Tema 1: Introducción a los sistemas embebidos (1h) Conceptos básicos de los sistemas embebidos. Características diferenciales -Tipos de sistemas embebidos -Aplicaciones de los sistemas embebidos -Seguridad de los sistemas embebidos Tema 2: Lenguajes de programación para sistemas embebidos (1h) -Lenguajes de bajo nivel para sistemas embebidos. Ensamblador -Lenguajes de alto nivel para sistemas embebidos. C y herramientas de compilación. -Lenguajes de scripting útiles -Interfaz entre diferentes lenguajes de programación Tema 3: Arquitecturas SW/HW para sistemas embebidos (1h) -CPUs -Memorias -Hosted/Hostless -Flash/Flashless -SDK y API de clientes -EVKs Tema 4: Desarrollo de software para sistemas embebidos (1h) -Ciclo de vida del desarrollo de software para sistemas embebidos -Metodologías agiles de desarrollo de software para sistemas embebidos -Herramientas de desarrollo de software para sistemas embebidos Tema 5: Descripción de características deseables del flujo de desarrollo (2h) -Reduccion del Time-to-market -Definición de requisitos -Funcionales -Temporales -Coste -Etc. -Arquitectura de Sistema -Co-diseño HW/SW -Plataformas de pruebas HW/SW -Simulaciones -Emuladores -FPGAs -Definición de interfaces HW/SW -HW drivers -Proceso de `bringup -Test Driven Development (TDD) -Control de versiones (SCM) -Gestión de tareas y errores en proyectos (Agile + Jira) -Tests de Sistema -Sistemas de Integración Continua -Test benches -Documentación Tema 6: Diseño de software para sistemas embebidos (3h) -SW product line: HW and SW configurations -Arquitectura SW de capas, componentes e interfaces -Diseño para el re-uso -Capas de abstracción, HAL, OSAL. -Código independiente de aplicación -Código dependiente de aplicación -Componentes de terceros y cuestiones legales -Diseño para compatibilidad hacia atrás -Diseño escalable -Uso extensivo de tecnicas de programacion defensiva (assert) -Chequeo de hard/soft deadlines -Cheque [DESCRIPCION2] => o de problemas con la memoria (overwrites, stack overflows, etc) -Sistemas operativos de tiempo real (RTOS) -Configuracion -Threads y prioridades -Interrupciones -Timers -Stacks -Primitivas de comunicacion -Aplicaciones multiprocesador -Utilidades de debug y analisis del rendimiento -Problemas recurrentes: -Thread preemption -Tiempo de respuesta a interrupciones -Inversion de prioridades -Tipos de Componentes -HOST SW: drivers, apps, libs -Firmware: dev, prod, BIST, loader -Herramientas y scripts -Interface públicos / privados Tema 7: Funcionalidades usuales en sistemas embebidos (2h) - Configuración especifica del producto -Producción -Remota -SW upgrades -SDK para extender/cambiar funcionalidad -Flash FS -Interfaces -JTAG -UART -SPI -Consola de debug/operacion -Watchdog -Herramientas de debug -Memoria dinámica Tema 8: Optimización de SW en Sistemas Embebidos (2h) -Memoria vs Rendimiento -Coste vs Facilidad en el desarrollo -Requisitos HW -Optimización de Memoria -Compactación de estructuras de datos -Datos en memorias compartidas -Asignación de memoria (linker script) -Reutilización de memoria -Implementación de subsets de librerías (matemáticas, libc¿) -Optimización de rendimiento -Aritmética de punto fijo -Uso de ensamblador. -Re-escritura de código para uso de HW específico (DSP) -DMA Tema 9: Análisis de fallos en Sistemas Embebidos (2h) -Requisitos HW -JTAG -Unit Tests -Logs (serial, ethernet, files¿). -Debug Buffers -CPU Trace buffer -Memory dumps -Análisis de problemas en tiempo. Profiling -Parseo y visualización de datos. -Debug en sistemas multiprocesador LABORATORIO: La duración de cada laboratorio será de 1,5h: Laboratorio 1: Diseño de la arquitectura de un sistema embebido -Requisitos -Arquitectura y codiseño HW/SW -Ventajas y desventajas de las distintas opciones en cuanto a coste, facilidad de desarrollo, rendimiento, etc. Laboratorio 2: Máquina virtualizada para desarrollo -Virtualizac [DESCRIPCION3] => ión de la plataforma de diseño (Docker) -Herramientas de desarrollo (GNU) -Sistema de control de versiones (GIT) -Unit tests (Google Test) -Análisis Estático de Código (CppCheck) -Cobertura de testeo (Gcov) -Análisis dinámico de Código (Valgrind/Electric Fence) Laboratorio 3: Implementación de plataforma SW independiente de la aplicación sobre un simulador de RTOS Laboratorio 4: Implementación de utilidades para debug (I) Laboratorio 5: Implementación de utilidades para debug (I) Laboratorio 6: Implementación de Mock para simular un HW especifico Laboratorio 7: Implementación de una aplicación real time ejemplo sobre la plataforma anterior (I) Laboratorio 8: Implementación de una aplicación real time ejemplo sobre la plataforma anterior (II) Laboratorio 9: Debug funcional de la aplicación Laboratorio 10: Análisis de rendimiento y uso de memoria [DESCRIPCION1_VAL] => Tema 1: Introducció als sistemes embeguts (1h) Conceptes bàsics dels sistemes embeguts. Característiques diferencials -Tipus de sistemes embeguts -Aplicacions dels sistemes embeguts -Seguretat dels sistemes embeguts Tema 2: Llenguatges de programació per a sistemes embeguts (1h) -Llenguatges de baix nivell per a sistemes embeguts. Assemblador -Llenguatges d'alt nivell per a sistemes embeguts. C i eines de compilació. -Llenguatges de scripting útils -Interfície entre diferents llenguatges de programació Tema 3: Arquitectures SW/HW per a sistemes embeguts (1h) -CPUs -Memòries -Hosted/Hostless -Flaix/Flashless -SDK i API de clients -EVKs Tema 4: Desenvolupament de programari per a sistemes embeguts (1h) -Cicle de vida del desenvolupament de programari per a sistemes embeguts -Metodologies agiles de desenvolupament de programari per a sistemes embeguts -Eines de desenvolupament de programari per a sistemes embeguts Tema 5: Descripció de característiques desitjables del flux de desenvolupament (2h) -Reduccion del Time-to-market -Definició de requisits -Funcionals -Temporals -Cost -Etc. -Arquitectura de Sistema -Co-disseny HW/SW -Plataformes de proves HW/SW -Simulacions -Emuladors -FPGAs -Definició d'interfícies HW/SW -HW drivers -Procés de `bringup -Test Driven Development (TDD) -Control de versions (SCM) -Gestió de tasques i errors en projectes (Agile + Jira) -Tests de Sistema -Sistemes d'Integració Contínua -Test benches -Documentació Tema 6: Disseny de programari per a sistemes embeguts (3h) -SW product line: HW and SW configurations -Arquitectura SW de capes, components i interfícies -Disseny per al re-use -Capes d'abstracció, HAL, OSAL. -Codi independent d'aplicació -Codi dependent d'aplicació -Components de tercers i qüestions legals -Disseny per a compatibilitat cap endarrere -Disseny escalable -Ús extensiu de tecnicas de programacion defensiva (assert) -Revisió mèdica de hard/soft deadlines -Xec [DESCRIPCION2_VAL] => o de problemes amb la memòria (overwrites, stack overflows, etc) -Sistemes operatius de temps real (RTOS) -Configuracion -Threads i prioritats -Interrupcions -Timers -Stacks -Primitives de comunicacion -Aplicacions multiprocessador -Utilitats de debug i analisis del rendiment -Problemes recurrents: -Thread preemption -Temps de resposta a interrupcions -Inversion de prioritats -Tipus de Components -HOST SW: drivers, apps, libs -Microprogramari: dev, prod, BIST, loader -Eines i scripts -Interface públics / privats Tema 7: Funcionalitats usuals en sistemes embeguts (2h) - Configuració especifica del producte -Producció -Remota -SW upgrades -SDK per a estendre/canviar funcionalitat -Flaix FS -Interfícies -JTAG -UART -SPI -Consola de debug/operacion -Watchdog -Eines de debug -Memòria dinàmica Tema 8: Optimització de SW en Sistemes Embeguts (2h) -Memòria vs Rendiment -Cost vs Facilitat en el desenvolupament -Requisits HW -Optimització de Memòria -Compactació d'estructures de dades -Dades en memòries compartides -Assignació de memòria (linker script) -Reutilització de memòria -Implementació de subsets de llibreries (matemàtiques, libc) -Optimització de rendiment -Aritmètica de punt fix -Ús d'assemblador. -Re-escriptura de codi per a ús de HW específic (DSP) -DMA Tema 9: Anàlisi de fallades en Sistemes Embeguts (2h) -Requisits HW -JTAG -Unit Tests -Logs (serial, ethernet, files). -Debug Buffers -#CPU Trace buffer -Memory dumps -Anàlisi de problemes en temps. Profiling -Analitze i visualització de dades. -Debug en sistemes multiprocessador LABORATORI: La duració de cada laboratori serà de 1,5h: Laboratori 1: Disseny de l'arquitectura d'un sistema embegut -Requisits -Arquitectura i codiseño HW/SW -Avantatges i desavantatges de les diferents opcions quant a cost, facilitat de desenvolupament, rendiment, etc. Laboratori 2: Màquina virtualizada per a desenvolupament -Virtualizació de la plataforma de disseny (Docker) [DESCRIPCION3_VAL] => -Eines de desenvolupament (GNU) -Sistema de control de versions (GIT) -Unit tests (Google Test) -Anàlisi Estàtica de Codi (CppCheck) -Cobertura de testatge (Gcov) -Anàlisi dinàmica de Codi (Valgrind/Electric Fence) Laboratori 3: Implementació de plataforma SW independent de l'aplicació sobre un simulador de RTOS Laboratori 4: Implementació d'utilitats per a debug (I) Laboratori 5: Implementació d'utilitats per a debug (I) Laboratori 6: Implementació de Mock per a simular un HW especifique Laboratori 7: Implementació d'una aplicació real estafe exemple sobre la plataforma anterior (I) Laboratori 8: Implementació d'una aplicació real estafe exemple sobre la plataforma anterior (II) Laboratori 9: Debug funcional de l'aplicació Laboratori 10: Anàlisi de rendiment i ús de memòria [ORDEN] => 15 ) [15] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 12 [NOMBRE_MATERIA] => Control de calidad (QA) en sistemas embebidos (S2) [NOMBRE_MATERIA_VAL] => Control de qualitat (QA) en sistemes embeguts (S2) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (15h) Tema 0: Conceptos de validación y aseguramiento de la calidad (QA) -Modelo en V -Requisitos -Pruebas -Depuración y defectos -Conceptos de CI y de CD (Continuous Integration & Continuous Delivery) Tema 1: Definición de requisitos -Requisitos hardware -Requisitos software -Requisitos de sistema -Herramientas de gestión de requisitos Tema 2: Definición de prueba a partir de requisitos -Herramientas existentes vs propias -Tipos de pruebas (caja negra, caja blanca, funcionales, no funcionales...) -Definición de indicadores clave de rendimiento (KPI) a partir de requisitos -Definición de criterios de aceptación pass/fail Tema 3: Introducción a la validación de sistemas embebidos -Validación de sistemas embebidos vs sistemas software: -Disponibilidad de recursos -Tiempos de ejecución -Posibilidad de automatización -Definición de sistema bajo prueba -Interacción con el sistema bajo prueba Tema 4: Ejecución y automatización de pruebas -Definición de bancos de prueba -Pruebas automáticas vs manuales: Por qué automatizar -Automatización: -Codificación: Control de cambios -Instrumentación -Ejecución -Informes -Herramientas: -Lenguajes de programación para pruebas automáticos -Herramientas para registrar progreso de pruebas -Frameworks de prueba -Recolección organizada de datos para informe de defectos Tema 5: Defectos -Qué es un defecto y cómo identificarlos -Cómo reportar un defecto correctamente -Herramientas de informe y trazabilidad de defectos Tema 6: CI para productos embebidos -Qué ofrece una herramienta de CI en la validación de productos embebidos: -Definición de trabajos fácilmente repetibles -Distribución de los trabajos entre hardware disponible -Ventajas de tener un CI automatizado: -Optimización de tiempo maquina -Distribución de recursos -Informes de resultados automáticos -Gestión de bancos de prueba: -Coexistencia entre automatización y uso manual de recursos -Interacción de los componentes de un entorno de CI [DESCRIPCION2] => -Herramientas habituales de CI: -Jenkins, Teamcity, Jira Workflow Tema 7: Obtención y análisis de indicadores clave de rendimiento (KPI) -KPI relacionados con el producto: -Rendimiento -Estabilidad -Repetibilidad -KPI relacionados con el entorno de CI: -Cobertura de requisitos -Tiempo entre detección de defecto y el arreglo -Uso de recursos LABORATORIO (15h) Laboratorio 1: Definir requisitos a partir de una descripción breve de un producto. Laboratorio 2: Definición de pruebas a partir de requisitos. Plan de prueba. Laboratorio 3: Ejecución manual de un plan de prueba. Pruebas exploratorias. Laboratorio 4: Automatización de las pruebas definidas. Laboratorio 5: Identificación y reporte de defectos a partir de los resultados de las pruebas. Laboratorio 6: Creación de un entorno CI completo. Laboratorio 7: Definición de KPI a partir de requisitos y resultados de las pruebas. [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (15h) Tema 0: Conceptes de validació i assegurament de la qualitat (QA) -Model en V -Requisits -Proves -Depuració i defectes -Conceptes de CI i de CD (Continuous Integration & Continuous Delivery) Tema 1: Definició de requisits -Requisits maquinari -Requisits programari -Requisits de sistema -Eines de gestió de requisits Tema 2: Definició de prova a partir de requisits -Eines existents vs pròpies -Tipus de proves (caixa negra, caixa blanca, funcionals, no funcionals...) -Definició d'indicadors clau de rendiment (KPI) a partir de requisits -Definició de criteris d'acceptació pass/fail Tema 3: Introducció a la validació de sistemes embeguts -Validació de sistemes embeguts vs sistemes programari: -Disponibilitat de recursos -Temps d'execució -Possibilitat d'automatització -Definició de sistema baix prova -Interacció amb el sistema baix prova Tema 4: Execució i automatització de proves -Definició de bancs de prova -Proves automàtiques vs manuals: Per què automatitzar -Automatització: -Codificació: Control de canvis -Instrumentació -Execució -Informes -Eines: -Llenguatges de programació per a proves automàtics -Eines per a registrar progrés de proves -Frameworks de prova -Recol·lecció organitzada de dades per a informe de defectes Tema 5: Defectes -Què és un defecte i com identificar-los -Com reportar un defecte correctament -Eines d'informe i traçabilitat de defectes Tema 6: CI per a productes embeguts -Què ofereix una eina de CI en la validació de productes embeguts: -Definició de treballs fàcilment repetibles -Distribució dels treballs entre maquinari disponible -Avantatges de tindre un CI automatitzat: -Optimització de temps maquina -Distribució de recursos -Informes de resultats automàtics -Gestió de bancs de prova: -Coexistència entre automatització i ús manual de recursos -Interacció dels components d'un entorn de CI [DESCRIPCION2_VAL] => -Eines habituals de CI: -Jenkins, Teamcity, Jira Workflow Tema 7: Obtenció i anàlisi d'indicadors clau de rendiment (KPI) -KPI relacionats amb el producte: -Rendiment -Estabilitat -Repetibilidad -KPI relacionats amb l'entorn de CI: -Cobertura de requisits -Temps entre detecció de defecte i l'arranjament -Ús de recursos LABORATORI (15h) Laboratori 1: Definir requisits a partir d'una descripció breu d'un producte. Laboratori 2: Definició de proves a partir de requisits. Pla de prova. Laboratori 3: Execució manual d'un pla de prova. Proves exploratòries. Laboratori 4: Automatització de les proves definides. Laboratori 5: Identificació i reporte de defectes a partir dels resultats de les proves. Laboratori 6: Creació d'un entorn CI complet. Laboratori 7: Definició de KPI a partir de requisits i resultats de les proves. [DESCRIPCION3_VAL] => [ORDEN] => 16 ) [16] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 15 [NOMBRE_MATERIA] => Sistemas operativos en tiempo real (S3) [NOMBRE_MATERIA_VAL] => Sistemes operatius en temps real (S3) [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => TEORIA (10h) -Conceptos generales de arquitectura de computadores -La arquitectura (ISA: Instruction Set Architecture) -Diferencias entre CISC y RISC -La CPU (Unidad Central de Proceso) -Unidad de control -ALU (Unidad Aritmético-Lógica) -Buses -Cache de instrucciones -Pipelining -Registros -Cores -Memoria (ROM, RAM) -Memoria caché -Periféricos de entrada/salida -Interrupciones -Microcontroladores -Conceptos generales de software -Lenguajes de programación -Relación entre juego de instrucciones, código objeto y lenguaje ensamblador -Tipos de archivo ejecutable -Compiladores -El linker o enlazador -Linker scripts y scatter files -Memoria estática y dinámica -El stack y el heap -El cargador de arranque o bootloader -Tiempo real y conceptos de RTOS -RTOS vs GPOS -Latency -RTOS vs ¿bare-metal¿ (¿super loop¿) -Kernel / Scheduler -preemptive time-slicing -cooperative time-slicing -Tick, Idle task, Ticless idle -Interrupciones hardware y software -Tareas e hilos -thread stack -prioridades -Paralelismo y concurrencia -Sección Crítica -Semáforos, mutex y operaciones atómicas -Colas de mensajes o otros mecanismos -Condition variables -Problemas clásicos -productor/consumidor -condición de carrera -inversión de prioridades -Procesadores multi-core -SMP (Symetric Multi-Processing) -AMP (Asymmetric Multi-Processing) -Comunicación entre tareas -Análisis de los RTOS más comúnmente usados -FreeRTOS -MicroC/OS-II (uCOS) -ThreadX -RTEMS -Zephyr -VxWorks -RTOS en FPGAs -Procesadores softcore. Ejemplos -Xilinx Microblaze -Tensilica Xtensa -Implementaciones RISC-V (Mi-V RV32, NEORV32, FEMTORV32) LABORATORIO (20h) Proyecto de un pequeño sistema controlado por RTOS: Control de un ventilador accionado por motor DC (PWM) de forma automática mediante sensor de temperatura y controlable mediante comandos por Ethernet. [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => TEORIA (10h) -Conceptes generals d'arquitectura de computadors -L'arquitectura (ISA: Instruction Set Architecture) -Diferències entre CISC i RISC -La CPU (Unitat Central de Procés) -Unitat de control -ALU (Unitat Aritmètic-Lògica) -Busos -Cache d'instruccions -Pipelining -Registres -Cores -Memòria (#ROM, #RAM) -Memòria caixet -Perifèrics d'entrada/eixida -Interrupcions -Microcontroladors -Conceptes generals de programari -Llenguatges de programació -Relació entre joc d'instruccions, codi objecte i llenguatge assemblador -Tipus d'arxiu executable -Compiladors -El linker o enlazador -Linker scripts i scatter files -Memòria estàtica i dinàmica -El stack i el heap -El carregador d'arrencada o bootloader -Temps real i conceptes de RTOS -RTOS vs GPOS -Latency -RTOS vs bare-metall (super loop) -Kernel / Scheduler -preemptive estafe-slicing -cooperative estafe-slicing -Tick, Aneu-li task, Ticless aneu-li -Interrupcions maquinari i programari -Tasques i fils -thread stack -prioritats -Paral·lelisme i concurrència -Secció Crítica -Semàfors, mutex i operacions atòmiques -Cues de missatges o altres mecanismes -Condition variables -Problemes clàssics -productor/consumidor -condició de carrera -inversió de prioritats -Processadors multi-core -SMP (Symetric Multi-Processing) -AMP (Asymmetric Multi-Processing) -Comunicació entre tasques -Anàlisis dels RTOS més comunament usats -FreeRTOS -MicroC/US-II (uCOS) -ThreadX -RTEMS -Zephyr -VxWorks -RTOS en FPGAs -Processadors softcore. Exemples -Xilinx Microblaze -Tensilica Xtensa -Implementacions RISC-V (La meua-V RV32, NEORV32, FEMTORV32) LABORATORI (20h) Projecte d'un xicotet sistema controlat per RTOS: Control d'un ventilador accionat per motor #DC (PWM) de manera automàtica mitjançant sensor de temperatura i controlable mitjançant comandos per Ethernet. [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 17 ) [17] => Array ( [CODIGO_CURSO] => 25811240 [AÑO_CURSO] => 37 [CODIGO] => 3 [NOMBRE_MATERIA] => Proyecto industrial en microelectrónica [NOMBRE_MATERIA_VAL] => Projecte industrial en microelectrònica [DESCRIPCION] => programa || programa2 || programa3 [DESCRIPCION1] => Los contenidos del "Proyecto Industrial en Microelectrónica" serán diferentes dependiendo de los objetivos concretos del proyecto a realizar. Pueden ser objeto de tema de aquellos que sean propios de los estudios del título. En particular, se podrán proyectar toda clase de sistemas y dispositivos microelectrónicos por cuantos procedimientos permita realizar la ingeniería actual. También podrá ser objeto del Proyecto Industrial en Microelectrónica los trabajos de investigación y desarrollo, y el modelado teórico o numérico de los dispositivos, circuitos o sistemas microelectrónicos. Se podrán considerar asimismo los estudios relacionados con los contenidos del título relativos a equipos, fábricas, instalaciones, servicios o su planificación, gestión o explotación. [DESCRIPCION2] => [DESCRIPCION3] => [DESCRIPCION1_VAL] => Els continguts del "Projecte Industrial en Microelectrònica" seran diferents depenent dels objectius concrets del projecte a realitzar. Poden ser objecte de tema d'aquells que siguen propis dels estudis del títol. En particular, es podran projectar tota classe de sistemes i dispositius microelectrónicos per quants procediments permeta realitzar l'enginyeria actual. També podrà ser objecte del Projecte Industrial en Microelectrònica els treballs de recerca i desenvolupament, i el modelatge teòric o numèric dels dispositius, circuits o sistemes microelectrónicos. Es podran considerar així mateix els estudis relacionats amb els continguts del títol relatius a equips, fàbriques, instal·lacions, serveis o la seua planificació, gestió o explotació. [DESCRIPCION2_VAL] => [DESCRIPCION3_VAL] => [ORDEN] => 18 ) ) [professors] => Array ( [0] => Array ( [DNI] => emp339578 [NOMBRE_PERSONA] => Alejandro [APELLIDOS] => Acuña Muñoz [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Ingeniero de Diseño Analógico. Maxlinear [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [1] => Array ( [DNI] => emp478331 [NOMBRE_PERSONA] => Andrés [APELLIDOS] => Almarcha López [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Senior Staff Digital IC Design Verification Technical Lead [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [2] => Array ( [DNI] => emp311201 [NOMBRE_PERSONA] => María Teresa [APELLIDOS] => Bacete Castelló [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Site Director. Maxlinear [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [3] => Array ( [DNI] => uni20835 [NOMBRE_PERSONA] => José Antonio [APELLIDOS] => Boluda Grau [PDI] => 1 [DEPARTAMENTO_FACULTAD] => Departament d'Informàtica. Universitat de València [CARGO_FACULTAD] => Profesor/a Titular de Universidad [NPI] => H3333 [EMAIL_FACULTAD] => jboluda@uv.es [CARGO_EMPRESA] => [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [4] => Array ( [DNI] => uni8950 [NOMBRE_PERSONA] => Javier [APELLIDOS] => Calpe Maravilla [PDI] => 1 [DEPARTAMENTO_FACULTAD] => Departament d'Enginyeria Electrònica. Universitat de València [CARGO_FACULTAD] => Profesor/a Titular de Universidad [NPI] => H1225 [EMAIL_FACULTAD] => calpe@uv.es [CARGO_EMPRESA] => [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [5] => Array ( [DNI] => emp65383 [NOMBRE_PERSONA] => Miguel [APELLIDOS] => Chanca Martín [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => IC Lead. Robert Bosch [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [6] => Array ( [DNI] => emp448970 [NOMBRE_PERSONA] => Fausto [APELLIDOS] => Codina Ferrús [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Senior Manager Layout. Analog Devices [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [7] => Array ( [DNI] => emp448971 [NOMBRE_PERSONA] => Enrique [APELLIDOS] => Company Bosch [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Analog Design Manager. Analog Devices [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [8] => Array ( [DNI] => emp449350 [NOMBRE_PERSONA] => Pablo [APELLIDOS] => Cruz Dato [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Digital Architect. Bosch. [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [9] => Array ( [DNI] => emp449370 [NOMBRE_PERSONA] => Francisco [APELLIDOS] => Escuder Roberto [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Responsable de software. MaxLinear Hispania, S.L. [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [10] => Array ( [DNI] => emp449372 [NOMBRE_PERSONA] => Luis Alfonso [APELLIDOS] => Espinosa Ortega [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Ingeniero de Firmware. Analog Devices, S.L.U [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [11] => Array ( [DNI] => emp449310 [NOMBRE_PERSONA] => José Manuel [APELLIDOS] => García González [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Senior Principal design engineer. Ams-OSRAM [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [12] => Array ( [DNI] => uni55918 [NOMBRE_PERSONA] => Raimundo [APELLIDOS] => García Olcina [PDI] => 1 [DEPARTAMENTO_FACULTAD] => Departament d'Enginyeria Electrònica. Universitat de València [CARGO_FACULTAD] => Profesor/a Titular de Universidad [NPI] => H2398 [EMAIL_FACULTAD] => garolrai@uv.es [CARGO_EMPRESA] => [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [13] => Array ( [DNI] => emp503071 [NOMBRE_PERSONA] => Javier [APELLIDOS] => García Sevilla [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Systems Engineering Manager [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [14] => Array ( [DNI] => emp449331 [NOMBRE_PERSONA] => Marcos [APELLIDOS] => Hervás García [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Ingeniero de Diseño Digital. MaxLinear Hispania, S.L. [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [15] => Array ( [DNI] => emp448952 [NOMBRE_PERSONA] => Francisco Javier [APELLIDOS] => Jiménez Marquina [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Director de Ingeniería.MaxLinear [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [16] => Array ( [DNI] => uni65385 [NOMBRE_PERSONA] => Jose Rafael [APELLIDOS] => Lajara Vizcaino [PDI] => 1 [DEPARTAMENTO_FACULTAD] => Departament d'Enginyeria Electrònica. Universitat de València [CARGO_FACULTAD] => Profesor/a Asociado de Universidad [NPI] => R9262 [EMAIL_FACULTAD] => lavizjo@uv.es [CARGO_EMPRESA] => [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [17] => Array ( [DNI] => emp449332 [NOMBRE_PERSONA] => Enrique [APELLIDOS] => Llorens Bufort [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Ingeniero de Diseño Digital. MaxLinear Hispania, S.L. [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [18] => Array ( [DNI] => uni78720 [NOMBRE_PERSONA] => José [APELLIDOS] => Marqués Hueso [PDI] => 6 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => I6511 [EMAIL_FACULTAD] => marhuejo@uv.es [CARGO_EMPRESA] => Investigador/a distinguido/a Beatriz Galindo. Universitat de València [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [19] => Array ( [DNI] => emp503073 [NOMBRE_PERSONA] => Álvaro José [APELLIDOS] => Moreno Florido [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Ingeniero de Verificación digital [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [20] => Array ( [DNI] => uni55806 [NOMBRE_PERSONA] => Fernando [APELLIDOS] => Pardo Carpio [PDI] => 1 [DEPARTAMENTO_FACULTAD] => Departament d'Informàtica. Universitat de València [CARGO_FACULTAD] => Catedrático/a de Universidad [NPI] => H1259 [EMAIL_FACULTAD] => pardo@uv.es [CARGO_EMPRESA] => [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [21] => Array ( [DNI] => uni97295 [NOMBRE_PERSONA] => Joaquin [APELLIDOS] => Pérez Soler [PDI] => 1 [DEPARTAMENTO_FACULTAD] => Departament d'Enginyeria Electrònica. Universitat de València [CARGO_FACULTAD] => Profesor/a Titular de Universidad [NPI] => N8108 [EMAIL_FACULTAD] => jopeso3@uv.es [CARGO_EMPRESA] => [DIRECCION_URL_POSTGRADO] => [URL_LINKEDIN_POSTGRADO] => ) [22] => Array ( [DNI] => emp449773 [NOMBRE_PERSONA] => Sebastien [APELLIDOS] => Poirier [PDI] => 4 [DEPARTAMENTO_FACULTAD] => [CARGO_FACULTAD] => [NPI] => [EMAIL_FACULTAD] => [CARGO_EMPRESA] => Principal engineer. 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Máster de Formación Permanente Multinacional en Microelectrónica

Datos generales
+
 Programa
+
 Dirección
+
 Profesorado
-
 Metodología
+
 Acceso y Resultados de Aprendizaje
+

Profesorado

Acuña Muñoz, Alejandro
Ingeniero de Diseño Analógico. Maxlinear
Almarcha López, Andrés
Senior Staff Digital IC Design Verification Technical Lead
Bacete Castelló, María Teresa
Site Director. Maxlinear
Boluda Grau, José Antonio
Profesor/a Titular de Universidad. Departament d'Informàtica. Universitat de València
Calpe Maravilla, Javier
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Chanca Martín, Miguel
IC Lead. Robert Bosch
Codina Ferrús, Fausto
Senior Manager Layout. Analog Devices
Company Bosch, Enrique
Analog Design Manager. Analog Devices
Cruz Dato, Pablo
Digital Architect. Bosch.
Escuder Roberto, Francisco
Responsable de software. MaxLinear Hispania, S.L.
Espinosa Ortega, Luis Alfonso
Ingeniero de Firmware. Analog Devices, S.L.U
García González, José Manuel
Senior Principal design engineer. Ams-OSRAM
García Olcina, Raimundo
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
García Sevilla, Javier
Systems Engineering Manager
Hervás García, Marcos
Ingeniero de Diseño Digital. MaxLinear Hispania, S.L.
Jiménez Marquina, Francisco Javier
Director de Ingeniería.MaxLinear
Lajara Vizcaino, Jose Rafael
Profesor/a Asociado de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Llorens Bufort, Enrique
Ingeniero de Diseño Digital. MaxLinear Hispania, S.L.
Marqués Hueso, José
Investigador/a distinguido/a Beatriz Galindo. Universitat de València
Moreno Florido, Álvaro José
Ingeniero de Verificación digital
Pardo Carpio, Fernando
Catedrático/a de Universidad. Departament d'Informàtica. Universitat de València
Pérez Soler, Joaquin
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Poirier, Sebastien
Principal engineer. Ams OSRAM
Pureza Coimbra, Ricardo
Principal Analog Design Engineer.Analog Devices
Reig Escriva, Abilio Candido
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Rodríguez Rodríguez, Samuel
Ingeniero de Verificación
Rubio Salcedo, Antonio Jesús
Ingeniero de Verificación de Diseño. Analog Devices, S.L.U
Salvador Edo, Rubén
Diseñador Digital de Circuitos.Analog Devices, S.L.U
Serrano-Gotarredona, Rafael
Director General. ams-OSRAM
Soret Medel, Jesús
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Suarez Alvarez, Issac
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Tonietto, Riccardo
Analog IC Designer. Bosch
Torres País, José Gabriel
Profesor/a Titular de Universidad. Departament d'Enginyeria Electrònica. Universitat de València
Tortosa Navas, Ramón
Principal Engineer. Analog Devices, S.L.U
Valentin García, Lucas
Algorithms and Machine Learning Engineer. Analog Devices, S.L.U

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Responsable: Universitat de València. Edifici del Rectorat. Av. Blasco Ibáñez, 13. 46010-València.
Delegado de Protección de Datos: D. Javier Plaza Penadés lopd@uv.es
Finalidad: Enviar información relevante de cursos de postgrado.
Se obtienen perfiles al objeto de personalizar el trato conforme a sus características o necesidades y poder así dirigirle las novedades más convenientes.
Legitimación: Para el envío de información acerca de los Títulos Propios de la Universidad de València la base de legitimación es el consentimiento del interesado.
Destinatarios: Fundació Universitat-Empresa de Valéncia y Universitat de València.
Plazo: Los datos del Usuario serán conservados hasta que solicite su baja, se oponga o revoque su consentimiento.
Derechos: Acceder, rectificar y suprimir los datos así como otros derechos como se explica en la información adicional.
Amplíe información: www.adeituv.es/politica-de-privacidad.

 
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